简介
在软件开发过程中，为了方便编译、链接不同的源文件和生成可执行文件，我们经常需要使用一种构建工具来管理这个过程。Makefile 是一种常用的构建工具，它使用文本文件进行配置，并根据配置进行相应操作。
Makefile 的作用
Makefile 的主要作用是自动化构建，它可以根据源文件和依赖关系，判断哪些文件需要重新编译，并自动完成编译、链接、生成可执行文件等工作，提高开发效率。
Makefile 的基本语法
1. 规则 (Rule)
Makefile 主要由一系列规则组成。每个规则由以下三部分构成：
target: prerequisites
recipe
- target：规则的目标，可以是可执行文件、中间文件、标签等。
- prerequisites：规则的依赖，它指定了 target 需要哪些文件或目标才能生成。
- recipe：规则的命令，它定义了生成 target 的具体操作。
2. 变量 (Variable)
Makefile 支持变量，可以通过设置变量来方便地管理和修改构建过程中的参数。变量的定义格式如下：
variable = value
可以通过$(variable)或${variable}来引用变量的值。
3. 函数 (Function)
Makefile 内置了一些常用的函数，可以用于字符串处理、路径操作等。可以通过以下方式调用函数：
$(function arguments)
其中，function为函数名，arguments为函数的参数。
Makefile 示例
假设我们有一个 C++ 项目，其中包含两个源文件 main.cpp 和 func.cpp，以及一个头文件 func.h。为了方便地管理和构建项目，我们可以编写一个简单的 Makefile。
CXX = g++
CXXFLAGS = -Wall -g
TARGET = myapp
SRCS = main.cpp func.cpp
OBJS = $(SRCS:.cpp=.o)
$(TARGET): $(OBJS)
$(CXX) $(CXXFLAGS) -o $@ $^
%.o: %.cpp
$(CXX) $(CXXFLAGS) -c $< -o $@
clean:
rm -f $(TARGET) $(OBJS)
在这个示例中，我们定义了两个变量：CXX 表示编译器的执行命令，CXXFLAGS 表示编译器的参数（例如开启警告 -Wall 和调试信息 -g）。
接着，我们定义了四个规则：
$(TARGET): $(OBJS)：目标为$(TARGET)，依赖为$(OBJS)，执行命令为将依赖文件针对编译器和参数进行链接。%.o: %.cpp：目标模式为%.o，依赖为对应的.cpp文件，执行命令为将依赖文件针对编译器和参数进行编译。clean：清除生成的可执行文件和中间文件。
使用命令make即可根据 Makefile 进行构建。
总结
Makefile 是一种常用的构建工具，可以根据源文件和依赖关系自动化构建项目。它具有灵活的语法，通过规则、变量和函数的定义，可以方便地管理和修改构建过程中的参数。学习和掌握 Makefile 对于编写可维护和高效的软件项目具有重要意义。
本文来自极简博客，作者：樱花飘落，转载请注明原文链接：Makefile构建工具介绍
